gitlab.telecom-paris.fr / sen 7 Dépôts
Dépôts du groupe SEN
sen/dev-projects/asciidoc-to-markdown
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sen/dev-projects/rtl-ator
Example of Verilog/SystemVerilog + SystemC TB simulation using Verilator
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sen/docs_template
Modèle pour la génération de supports de cours (poly+slides) au format html, pdf et même docx à partir d'une source unique (au format markdown/pandooc).
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sen/dev-projects/cfglut5-sbox
16 nibbles (64 bits) parallel sboxes using Xilinx CFGLUT5 primitive
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sen/dev-projects/sv_sim_uart
SystemVerilog simulation environment for an UART
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